40G UDP/IP 協(xié)議棧 FPGA IP Core 核萬兆以太網(wǎng)絡加速 AXI4-Stream MAC+PCS/PMA

產(chǎn)品型號
40G UDP/IP
產(chǎn)地
上海

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40G 萬兆以太網(wǎng) UDP/IP 協(xié)議棧 FPGA IP Core

基于 AMD/Xilinx 40G 以太網(wǎng) MAC IP 開發(fā)，MTU 支持高達 9000Bytes 數(shù)據(jù)傳輸，標準的 AXI4-Stream 接口，支持 AMD/Xilinx Zynq UltraScale+ RFSoC, Zynq UltraScale+ MPSoC, Zynq 7030/7035/7045/7100, Virtex UltraScale+, Kintex UltraScale+, Artix UltraScale+, Virtex UltraScale, Kintex UltraScale, Virtex 7, Kintex 7 系列 FPGA 器件。40G 萬兆以太網(wǎng)以其高帶寬和低延遲的特點，能夠確保數(shù)據(jù)的快速傳輸和實時處理，而 TUDP 協(xié)議棧更是提高了數(shù)據(jù)傳輸?shù)男屎蜏蚀_性。

為您提供了快速可靠、更低成本和更高性能的解決方案，顯著縮短上市時間，適用于高帶寬、低延遲和高速數(shù)據(jù)傳輸?shù)膱鼍埃鐢?shù)據(jù)中心、科研實驗、工業(yè)自動化、醫(yī)療、測試與測量、4K/8K 高清視頻傳輸、電信、金融交易等領域。

· IEEE802.3 標準
符合 IEEE802.3 標準的 ARP、IPV4、ICMP、UDP 協(xié)議棧
· UDP/IP 校驗處理
快速傳輸，實時處理，支持 UDP/IP 校驗和處理

· AXI4 Stream
用戶接口和 Ethernet MAC+PCS/PMA IP 接口為標準 AXI4-Stream 接口
· 10 ARP 表緩存
ARP 報文應答支持所有查詢應答，可緩存 10 ARP 表

· 至高 9000Bytes 數(shù)據(jù)傳輸
MTU 支持 9000Bytes ~ 64Bytes 數(shù)據(jù)傳輸
· 高帶寬、低延遲
數(shù)據(jù)總線寬度 256bit，312.5MHz 時鐘

· Verilog
Verilog 代碼解決方案
· Vivado 2020.1
開發(fā)工具

功能特點

? 根據(jù) OSI 分層模型實現(xiàn)符合 IEEE802.3 標準的 ARP、IPV4、ICMP、UDP 協(xié)議棧
? 支持 ARP，用于獲取或發(fā)送 MAC 地址
? 支持 ICMP，用于響應 Ping 命令
? ARP 報文應答支持所有來查詢的應答，可以緩存 10 個 ARP 表
? ARP 表未建立時，不會發(fā)送 UDP 數(shù)據(jù)包
? 40Gbps 以太網(wǎng)連接，支持 UDP/IP 校驗和處理，CRC 由 MAC IP 計算產(chǎn)生
? 基于 AMD/Xilinx 40G MAC IP 開發(fā)，MTU 支持 9000Bytes ~ 64Bytes 數(shù)據(jù)傳輸
? 用戶接口為 AXI4 stream 接口，協(xié)議棧利用以太網(wǎng) MAC IP產(chǎn)生的時鐘 312.5MHz，40Gbps 數(shù)據(jù)總線寬度 256bit

40G以太網(wǎng)MAC-UDP_IP協(xié)議棧FPGA-IP-Core-核-庫-AXI1.jpg

應用結構示例圖

UDP/IP 協(xié)議棧 IP Core 與用戶接口、Ethernet MAC+PCS/PMA IP 接口均為標準的 AXI4-Stream 接口，其中 Ethernet MAC+PCS/PMA 可以是任何第三方 IP，在提供的設計實例中，使用的是 AMD/Xilinx 40G/50G Ethernet Subsystem IP。

40G UDP FPGA IP Core 核庫 AXI萬兆以太網(wǎng)MAC 網(wǎng)絡加速 .png UDP/IP 協(xié)議棧 IP Core 集成在系統(tǒng)設計中的位置

開發(fā)環(huán)境

設計語言

Verilog

開發(fā)工具

Vivado 2020.1

支持器件

AMD Kintex 7/Virtex 7 系列
AMD Virtex Ultrascale/Kintex UltraScale 系列
AMD Virtex Ultrascale+/Kintex UltraScale+/Artix UltraScale+ 系列
AMD Zynq 7000 SoC 系列 7030/7035/7045/7100
AMD Zynq UltraScale+ MPSoC/Zynq UltraScale+ RFSoC 系列

IP 資源消耗表

IP 資源消耗評估采用 AMD Zynq UltraScale+ MPSoC 系列 FPGA 開發(fā)板，提供了一個功能齊全的設計平臺，用于構建以通信為中心的以太網(wǎng)應用。Zynq UltraScale+ MPSoC XCZU19EG 開發(fā)板提供了一個帶有參考設計的開箱即用型硬件平臺，可縮短開發(fā)時間，讓您專注于目標應用。

器件系列

Zynq UltraScale+ MPSoC

芯片型號

XCZU19EG-FFVC1760-2-I

頻率 (MHz)

312.5

CLB Regs

16324

CLB LUTs

10050

CLB

2478

BRAM Tile

URAM

Design Tools

Vivado 2020.1

注：IP 實際邏輯資源消耗受實例化中其他邏輯資源消耗影響

應用領域

40G UDP/IP 協(xié)議棧網(wǎng)絡加速 FPGA IP Core 主要適用于需要高帶寬、低延遲和高速數(shù)據(jù)傳輸?shù)膱鼍埃鐢?shù)據(jù)中心、科研實驗、工業(yè)自動化、醫(yī)療、測試與測量、4K/8K 高清視頻傳輸、電信、金融交易等領域。

數(shù)據(jù)中心網(wǎng)絡加速以太網(wǎng)MAC-UDP_TCP_IP協(xié)議棧FPGA-IP-Core-核-庫-AXI.jpg

數(shù)據(jù)中心網(wǎng)絡加速及云計算存儲

大規(guī)模 AI 與機器學習集群

工業(yè)自動化及物聯(lián)網(wǎng)

科研、醫(yī)療成像、基因測序

媒體娛樂 4K/8K 高清視頻傳輸

網(wǎng)絡通信以太網(wǎng)MAC-UDP_TCP_IP協(xié)議棧FPGA-IP-Core-核-庫-AXI.jpg

網(wǎng)絡通信及金融電信

40G UDP_IP 協(xié)議棧產(chǎn)品介紹

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40G UDP/IP 協(xié)議棧 FPGA IP Core 核萬兆以太網(wǎng)絡加速 AXI4-Stream MAC+PCS/PMA

產(chǎn)品推薦

40G 萬兆以太網(wǎng) UDP/IP 協(xié)議棧 FPGA IP Core

· IEEE802.3 標準

· UDP/IP 校驗處理

· AXI4 Stream

· 10 ARP 表緩存

· 至高 9000Bytes 數(shù)據(jù)傳輸

· 高帶寬、低延遲

· Verilog

· Vivado 2020.1

功能特點

? 根據(jù) OSI 分層模型實現(xiàn)符合 IEEE802.3 標準的 ARP、IPV4、ICMP、UDP 協(xié)議棧

? 支持 ARP，用于獲取或發(fā)送 MAC 地址

? 支持 ICMP，用于響應 Ping 命令

? ARP 報文應答支持所有來查詢的應答，可以緩存 10 個 ARP 表

? ARP 表未建立時，不會發(fā)送 UDP 數(shù)據(jù)包

? 40Gbps 以太網(wǎng)連接，支持 UDP/IP 校驗和處理，CRC 由 MAC IP 計算產(chǎn)生

? 基于 AMD/Xilinx 40G MAC IP 開發(fā)，MTU 支持 9000Bytes ~ 64Bytes 數(shù)據(jù)傳輸

? 用戶接口為 AXI4 stream 接口，協(xié)議棧利用以太網(wǎng) MAC IP產(chǎn)生的時鐘 312.5MHz，40Gbps 數(shù)據(jù)總線寬度 256bit